机读格式显示(MARC)

• 000 01310nam 2200325 450

• 001 0000507487

• 005 20181212132800.0

• 010 __ |a 978-7-5603-6721-7 |d CNY68.00

• 100 __ |a 20170804d2017 em y0chiy50 ea

• 101 0_ |a chi

• 102 __ |a CN |b 230000

• 105 __ |a ak a 000yy

• 106 __ |a r

• 200 1_ |a Verilog HDL数学系统设计 |A Verilog HDLshu xue xi tong she ji |d = Digital design using Verilog HDL |f 王建民, 田晓华, 江晓林编著 |z eng

• 210 __ |a 哈尔滨 |c 哈尔滨工业大学出版社 |d 2017.06

• 215 __ |a 380页 |c 图 |d 26cm

• 225 2_ |a 电子与信息工程系列 |A dian zi yu xin xi gong cheng xi lie

• 300 __ |a “十二五”国家重点图书出版规划项目

• 306 __ |a 由黑龙江省精品图书出版工程专项资金资助出版

• 320 __ |a 有书目 (第380页)

• 330 __ |a 本书共分为十章, 其主要内容包括: 数字系统设计概述 ; 组合逻辑电路设计回顾 ; 时序逻辑设计回顾 ; 组合逻辑电路 ; 基本时序逻辑电路 ; 同步时序逻辑电路的时序分析 ; 有限状态机 ; FSMD设计实践等。

• 410 _0 |1 2001 |a 电子与信息工程系列

• 510 1_ |a Digital design using Verilog HDL |z eng

• 606 0_ |a 硬件描述语言 |A ying jian miao shu yu yan |x 程序设计

• 690 __ |a TP312VH |v 5

• 701 _0 |a 王建民 |A wang jian min |4 编著

• 701 _0 |a 田晓华 |A tian xiao hua |4 编著

• 701 _0 |a 江晓林 |A jiang xiao lin |4 编著

• 801 _0 |a CN |b 安徽时代 |c 20170804

• 905 __ |a LIB |d TP312VH/25