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题名/责任者:

基于TSV的三维堆叠集成电路的可测性设计与测试优化技术/(美) 布兰登·戴, 蔡润波著 蔡志匡 ... [等] 译

出版发行项:

北京:机械工业出版社,2024.5

ISBN及定价:

978-7-111-75364-3/CNY129.00

载体形态项:

xiv, 221页, [16] 页图版:图 (部分彩图);24cm

统一题名:

Design-for-test and test optimization techniques for TSV-based 3D stacked ICs

丛编项:

半导体与集成电路关键技术丛书.微电子与集成电路先进技术丛书

个人责任者:

戴 (Noia, Brandon) 著

个人责任者:

蔡润波 (Chakrabarty, Krishnendu) 著

个人次要责任者:

蔡志匡 译

个人次要责任者:

解维坤 译

学科主题:

集成电路-电路设计

中图法分类号:

TN402

题名责任附注:

题名页题: 蔡志匡, 解维坤, 吴洁, 刘小婷, 郭宇锋译

相关题名附注:

英文题名原文取自封面

书目附注:

有书目 (第217-221页)

提要文摘附注:

本书首先对3D堆叠集成电路的测试基本概念、基本思路方法, 以及测试中面临的挑战进行了详细的论述; 讨论了晶圆与存储器的配对方法, 给出了用于3D存储器架构的制造流程示例; 详细地介绍了基于TSV的BIST和探针测试方法及其可行性; 此外, 本书还考虑了可测性硬件设计的影响并提出了一个利用逻辑分解和跨芯片再分配的时序优化的3D堆叠集成电路优化流程; 最后讨论了实现测试硬件和测试优化的各种方法。

使用对象附注:

本书适用于3D堆叠集成电路测试的从业人员。无论是刚人行业的新人, 还是经验丰富的工程师, 本书的内容和可读性都能为他们提供在3D测试领域做出贡献并取得卓越成绩所需的信息。对于这方面的科研工作者, 本书也有一定的参考价值

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